用 QR210 构建一个 32 通道的系统

概览

Ettus Research QR210四重无线电是一个四通道高性能的接收机，可用于建立可伸缩的相控阵系统。达到八个单元就能集成一个拥有32位统一通道的单一系统。构建高通道计数系统必须考虑以下几点：

1.为确保一致，每个QR210上必须分布本地振荡器和校准信号

2.为了使时间和采样时钟对齐，必须分布10 MHz和 脉冲每秒 (PPS)信号

3.一个32通道的系统可以生成1920 MS/s的总采样率和7.68 GB / s的总数据。

因此，必须包括一个灵活数据接口架构和处理方案

本地振荡器和校准源分布

正如QR210构架文本中所描述的那样，每个QR210包含一个低相位噪声，钇铁石榴石调谐本地振荡器和一个内部校准源。在单一QR210系统中，LO和校准资源输出主要针对四个带被动分离器和匹配长度的追踪内置接收通道。这样可以确保准确的相位和四个频道振幅的一致性，并且支持用户通过快速校准减少微小错误。在大型多元系统中完成此项的方法类似。因为设计了QR210，本地振荡器的输出和校准源可以被路由到外部连接器和配电系统上。外部配电系统用于将LO/CAL 信号分离成八种方式。该系统的输出被反馈到带匹配电缆的八个QR210s上。然后装置上每个QR210接收LO/Cal 信号，并且将这些信号分布到四个内部接收通道里。分布架构详解见表 1

表1 - 典型多元QR210 架构

10 MHz 和1 PPS 分布

一个常见的本地振荡器和校准源用于射频前端对齐，而10 MHz和 PPS信号用于对齐数字组件。这个10 MHz的信号用作此系统的时钟参量。锁相环是用来增加10 MHz参量来生成一个120 MHz时钟,用于ADC采样和其他功能。从一个通用的10 MHz参量中派生出的QR210 120 MHz 时钟可以确保所有32通道的ADC采样时钟均衡——这对于一致化处理很关键。

QR210 FPGA 提供了短期的对齐功能。120 MHz时钟作为此系统的时间基准。但PPS信号为QR210内部时间设置提供了机制。在典型操作中，开发人员会用QR210编程应用程序设置PPS信号上升沿系统中所有的QR210s时间。在此过程中，每一组接收器逻辑上的64位计数器被编辑成一段特定的时间。这个时间可以是从GPS演变出来的绝对时间，或者可以设成是任意时间，如"0.0s"。这个64位的计数器是由120 MHz采样时钟来驱动的，这就意味着系统定时精准度是一个采样时钟周期或者是8.33 ns。很多操作,如调优,接收流初始化和增益控制都可以同步到这个精确的时间参量上。这个时间参量也嵌在携带所收样品的VITA-49框架上，用于对齐所有通道的样品以便进行统一的DSP操作。

大型MIMO中心

为了支持LO/CAL分布，10 MHz, 和PPS 信号，Ettus Research 开发了大型MIMO中心。此设备用在线放大器/滤波器组件和一个被动分离器接收和分离LO 和CAL 信号。过滤器是为了减少QR210的宽频率范围的谐波失真。S-MIMO 接受外部10 MHz 和1PPS 信号。它还包含了一个内置GPSDO，可用做替换这些信号的高精度资源。用有源电路来分解所选的10 MHz 和PPS信号。传感电路和内部微控制器提供自动转接功能,应用于有自动冗余操作需求的情况下。虽然不是必需的,S-MIMO中心为高性能FPGA计算引擎提供了一个选项。这个选项基于一个大型Virtex-6 FPGA,并提供四10个千兆以太网接口控制和数据流。

图2 - Ettus Research 超级MIMO中心

数据接口和数据流方面的考虑

一个八个QR210系统可产生1920 MS/s，这是一个高容量的数据,用户必须认真考虑接口和处理架构。Multi-QR210系统通常会使用一个机架式10千兆以太网交换机(10 GigE)提供接收器,主机控制器,和一个或多个处理元素之间的连接。这些处理元素可以是FPGAs, PCs, GPUs,或任何可以在以太网接口上应用VITA-49的其他设备。Ettus Research可以提供基于主机的和基于FPGA的 IP来阅读这些帧。在实际情况下,10 GigE开关上的每个端口可提供80%的吞吐能力,并且在每个方向上转换成8 Gbps or ~250 MS/s (complex-int-16) 。这足以从四个60 MS / s通道中流出数据。减少采样率，系统设计师就可以从多个QR210s把数据交织到一个10 GigE接口上。例如,如果一个处理元素有4 个10GigE端口、将系统的采样率降低到30 MS / s，这些接口就可以支持所有32个通道的吞吐量。

图3 VITA-49 数据流

QR210设计包括一个新的软件功能,允许用户为流数据指定目的端IP地址。DSP操作卸载到其他平台上时，一个基于主机的计算机可以充当控制和配置的主人。例如,在Super-MIMO参考设计中,主机PC可以配置QR210s流入到FPGA处理引擎中。该处理引擎以30 MS / s的速度从所有32个通道接收数据，然后将接收到的数据反馈到40个平行的波束形成器上。该DSP的逻辑输出是40个波束合成通道依次通过10 GigE 开关流入到另外一个目的地。此系统架构和用于流数据的VITA-49标准相结合，这样建立分布式处理系统就更直接了。

32通道参考架构

为了展示基于QR210系统的可伸缩性,Ettus研究开发了一个32通道的参考架构, 满足了本文中所讨论的需求。系统组件有：

表1 - 32-通道 参考系统组件

此参考系统16通道的版本图片见图4

图4 - 16-通道参考系统

数据连接

将八QR210s连接到超级MIMO中心上的FPGA计算引擎上，再通过10 GigE 开关连接到主机上。在此设计中，所有设备都在同一子网上，但有不同的IP地址。FPGA计算引擎对连接在此系统上的每个SFP+ (10 GigE) 端口都保留一个IP地址。这样，用户就能将巨大流量分成四个单独 的流。使用主机配置八QR210s和计算引擎。除了设置频率和其他射频参数,主机还指定系统中每个数据流的目的地。在这个参考设计中,FPGA的主机将QR210s配置流入计算引擎中。在接受和处理数据后,计算引擎还能产生40个波束合成流。每个波束形成器输出可以流到任意IP地址。这里所示的例子中,他们被配置流回主机PC进行简单处理。他们很容易被配置流入到附加处理元素中。

图5对系统中的基本流程进行了阐释

然后将波束形成I/Q样本传到帧上，帧将VITA-49, UDP/IP和以太网运输包头添加到下一步的处理因素中。此过程的所有阶段灵活可配置。例如,每个波束图5 -32通道波束形成参考系统-数据路径

FPGA计算引擎——40-波束形成器例子

为了展示分布式和并行处理的能力，这个参考设计包含了一个FPGA可运行40个波束形成器的处理引擎。每个波束形成器在系统中的所有32个通道上操作。DSP架构框图如图6所示。

当统一处理通道时，DSP链同一时间样本上进行操作很重要，这个参考设计包含了一个FPGA40波束形成器的处理引擎。以太网接口介绍整个系统不同上网延迟,而且没办法保证两个接收器上获得的样本同时到达目的端IP地址。因此，此应用的第一个处理阶段是检查插入VITA-49帧的时间戳。在样品传到实际的波束形成器实体上之前，用时间戳来匹配所有三十二个通道上的样品。波束形成器用一个复杂分接头增加每个通道上的样本并对所有通道进行整合从而产生波束形成输出。

形成器输出可以启用/禁用,并配置流入到一个特定的IP地址。用其他DSP元素取代波束形成器也相对简单。

图6 - FPGA 波束形成结构

主机驱动和GNU 无线电集成

UHD(USRP硬件驱动程序)和GNU无线电延伸可用于配置整个系统和处理流样品。这个参考系统包含几个例子。带很多参数的GNU无线电块用于配置所有的QR210s。该软件还配置了一个或两个波束形成器将其结果流入到主机上。当收到这些样品流时,主机可以进行其他的DSP操作，如光谱检查和演示，信号盲检测等。一个简单的演示应用程序,展示了一个FFT和许多系统参数的图形控件如图7和图8所示。Ettus Research运用（MUSIC）算法开发了其他测向例子。

图7 - QR210 多元GNU 无线电流程图w/ VITA-49 集成

图8 – 双信号分集接收-两种不同的波束形成器输出

结语

本文综述了构建高通道，Ettus ResearchS-MIMO中心构建的一致性分布式架构时的几个关键考虑方面，从而实现开发商很便捷的分布LO, CAL, 10 MHZ和 PPS信号。VITA-49标准和10 GigE接口便于数据流和分布式处理。所有这些功能都可以在开源驱动程序和GNU无线电环境中使用,这为在图形环境中快速开发系统提供了一种方法。QR210更多详情参见product page（产品页面） 或者点击连接联系我们: info@ettus.com.

其他资源

链接：Overview of QR210 Architecture（QR210架构概览）

链接: QR210 Product Page（QR210产品页面）