QR210的架构和概述 概述QR210系列是专门为信号情报(SIGINT)和频谱监测的应用程序设计的四通道接收器。它的设计意图是用作相控阵接收器，这样所有频道都能调成同一频率。相控阵处理可允许不同程度的操作：波束形成、干扰消除和测向。本文将对QR210的架构进行概述。
图1 - QR210 Quadradio -四频道接收器 架构概述QR210 架构见上图2 主要有三个子系统 1.射频前端模块：提供过滤、放大、下变频、数字射频信号的抽样。 2.LO /卡尔分布子系统——生成本地振荡器和校准信号分发给每个射频前端。包括外部LO /卡尔多部件系统的分布规则。 3.FPGA /电力/时钟子系统-提供高性能的FPGA,主机接口、功率调节、10 MHz时钟生成和采样时钟生成。选完信号源后,前端通过一个切换滤波器组传递信号。过滤器组可排除强大的带干扰。 表2 - 高水平的框图 前端接收模块QR210的每个单位包含四个前端接收模块。每个单位可独立接收模块功能。但所有模块都使用统一的本地振荡器、校准源和采样时钟,以确保一致性。为清晰起见，模块被分成两块图,图3和图4。 图3 -接收前端模块-滤波器组 第一个组件的信号链是一个射频开关——选择射频输入信号或内部校准信号。这样就允许系统在不断开任何外部组件的情况下执行回环测试和校准。正确校准信号可用于正交失衡,本地振荡器泄漏和信道至信道阶段/振幅补偿。 选完信号源后，,前端通过一个切换滤波器组来过滤信号。滤波器组可以避开强大的带干扰。为了减少前端的噪声(NF),经过第一个限带滤波后，信号得以放大。程控衰减器允许接收机对获得级联进行调整。在通过与之相匹配的限带滤波之前，信号要先穿过第二个放大器。 在现有存货配置中,有六个频段可选:
图4-射频带频率范围 信号路径的馀数对于所有的频段是通用的。通过滤波器组后,第二次可调衰减器提供了一个额外的增益调节范围。然后信号向下转换成复杂基带。这个搅拌机是由所有前端共享的系统LO驱动的，由此产生的复杂的基带信号通过一个50 MHz的过滤器。过滤后的基带信号由一个16位,120 MS / s的 ADC进行采样。有几个辅助组件帮助前端进行操作。机上CPLD（复杂可编程逻辑器件）作为一个端口扩展器,提供所有控制开关， 衰减器等必要的输出。还有一个温度传感器,可用于数字域前端的温度补偿。 图5-接收机前端模块 – 下变频和ADC LO和卡尔分布子系统(Caldiv)从主板上接收参考时钟，将共享LO和卡尔的信号进行同步，并将这些信号分布到与之长度相匹配的路径的射频前端上。 Caldiv 板接收10 MHz参考输入,用于校准信号和LO合成器。钇铁石榴石调谐振荡器接受10 MHz参考输入并生成一个3至9 Ghz频率范围的输出量。为了使频率覆盖范围达到700 MHz到4 GHz, 用分频器来减少钇铁石榴石调谐振荡器的频率输出。分化后，信号放大。四维滤波器组用来过滤所有频率的谐波范围。然后，将信号通过一个交换网络（此网络允许LO信号向外部分布输出）。电路也可以接受外部LO输入。这样就可以利用LO外部分布建立更大的QR210s系统。选择内部/外部LO之后,用被动分配器将信号分成四个方向。匹配长度跟踪将信号与四个SMA 连接器连接起来。 此系统中的校准信号是一种分布于所有前端的未调整信号。此校准信号的生成和分布与LO类似。唯一的区别是分频器和用于生成校准信号的锁相环电路是一体的。这样就不需要额外的分频器了。  表6 – 校准框图 主板和接口主板具备功率调节（未显示），主机接口，时钟生成和用于操作QR210的数字处理能力。主板块状图表见表6.主板的核心是V5SXT95T FPGA，它可以处理地标准的控制，所有主机接口以及DSP操作（如过滤、分解和波束形成）。 两个SFP+连接器提供一个 Gigabit和10 Gigabit的以太网接口。这些SFP +连接器使用外部适配器来连接标准铜或光学电缆。DB- 9连接器用一个通用的rs - 232接口来进行一般的低速调试。 PCIe 和MIMO接口有硬件，但这些硬件不在FPGA或主机驱动上应用。辅助DAC用作信号生成器。在存储装置中，将被用于生成中频，中频包含一个数字信号处理器的波形生成器输出的重新调制的结果。
4. VITA-49框架和所有数据的时间标注 存储DSP功能框表7 – 主板框图 图见表7.以120 MS/s的速度从每个前端接收I/Q。DSO链的第一步是抽取一半，将采样率减少到60 MS/s.接着，用无限脉冲响应进行直流偏移校正。校正后，此功能可分解或锁定到一个常量上。接下来,频率选择性I / Q校正应用于减少I / Q基带信号的带宽之间的不平衡。此滤波器的系数可根据Ettus Research.研发的校正程序进行更改。设计时钟生成电路以发挥统一系统的最大灵活性。此系统的10 MHz 参量是从这几种资源中挑选出来的: 内置GPSDO, 外部输出, MIMO 电缆(还未应用). 当多个QR210s集成到一个系统,那么可以用一个外部分化器和匹配长度的电缆把这个10 MHz的参量输出分配到所有单元。 而这个10 MHz输出将通过此分布网络“原路返回”到提供此参考量的QR210上。后续部分将对此装置进行更好的阐释。10 MHz参量是通过一个SMA连接器连接到LO/校准生成板的一个输出量。也可作为ADC采样时钟生成器的一个参量。这是一个整数锁相环, 它将这个10 MHz的参量增加到 120 MHz。这个120 MHz的信号是通过匹配长度的追踪分布到数字前端接口,从而确保采样时钟和所有频道对齐。 存储数字信号处理用户可自由修改FPGA来符合其特定的应用要求，Ettus Research 研发并将为QR210提供 默认的个性设置。 默认的个性设置包含以下功能： 1.应用内部接口进行音频管理和控制； 2.应用主机接口——包括1 GigE 和10 GigE 3.DSP操作—频率选择性I / Q补偿，直流校准，分解等 
· · 表7 – 存储DSP 装置 每一频道的I/Q校正框图输出反馈到四个波束形成器中。用户可配置的复杂的水龙头，对每个频道进行复杂叠加从而应用这些波束形成器。如果用户希望在每个DSP链中使用原始样品,则0频道的重叠系数将被设置为{ 1,0,0,0 },频道1的为{ 0、1 0,0 }等等。由可配置的半带滤波器组进行其他分解，提供的分解因数为1, 2, 4, 或8。这四个波束成形流一一通过单独的VITA-49调帧器。这四个调帧器输出到1 GigE and 10 GigE路由器上。 主机侧驱动和软件经验QR210系列是由UHD™（USRP硬件驱动器）编程接口。这样，用户就可以采用类似的方式从接受方将样本配置并流入到USRP其他产品上。为了使用这些功能，此驱动提供了一个C++应用程序。这个API还应用于GNU无线电模块,允许开发人员在GNU无线电的配套设备上构建软件接收机。 系统从8频扩展到32频道 QR210包含四个接收频道，达到八个QR210s就可以堆叠成一个32位输入系统。多QR210系统详情，请参见this document.（本文档） 结语QR210系列是由高性能射频前端设计而成，包括预选滤波器组，宽带四重向下转换器以及一个16-bit, 120 MS/s。这样，开发人员就可以在高动态范围内接收高达50 MHz的带宽。共享YIG-tuned LO信号和内部校准信号可以实现QR210快速校准并保证一致性和频道间对齐。 Virtex-5 FPGA为复杂信号处理应用程序提供了大量的资源，并且UHD软件用用程序支持用户在图形,软件定义的环境中迅速发展。详情参见QR210 product page,QR210 产品页面或者其他资源如下： Additional Resources（其他资源） Link: Building 32-Channel System with QR210链接：用QR210 建立32道系统 Link: QR210 Product Page （产品页面）
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